华为首次公开麒麟9050 Pro架构图，晶体管密度提升55%！

10月13日，华为在上海练秋湖举办2026麒麟媒体沟通会。会上，华为首次公布了麒麟9050 Pro芯片的详细架构图。该芯片是首款成功量产的“逻辑折叠”韬芯片（τ芯片），其采用的垂直3D堆叠架构，被视为华为在先进制程受限背景下突破芯片性能瓶颈的标志性成果。

华为半导体业务无线终端芯片产品管理部部长徐松余发表演讲，介绍了该系列芯片的性能规格，并坦言韬路径未来仍面临诸多挑战，呼吁产业界与学术界开放合作。

根据现场公布的架构图，麒麟9050 Pro的核心框架由四大新一代自研技术模块组合而成。

新一代灵犀CPU，采用九核异构设计，兼顾性能与能效；新一代马良GPU，计算单元与缓存规模翻倍，并支持硬件级光线追踪；新一代达芬奇架构NPU，支持端侧运行30B参数MoE（混合专家）大模型，为手机端AI应用提供了坚实的算力底座；新一代麒麟AI ISP，进一步强化影像处理能力。

此外，芯片还集成了灵犀微核、FFTS（函数流任务调度器）以及专属安全处理器等自研调度与底层组件，从系统层面优化任务调度效率与数据安全。

麒麟9050 Pro所采用的“逻辑折叠”物理结构。这一框架颠覆了传统芯片的平面布局方式，采用垂直3D堆叠设计——两颗Die（裸片）上下排列，分别负责计算与SRAM缓存，通过多达500万个信号传输键合通道实现Die间互联，跨Die传输带宽高达125TB/s。

这一架构的最大意义在于：它能在不完全依赖先进制程线宽微缩的情况下，将晶体管密度大幅提升55%。在当前先进制程设备与工艺获取受限的背景下，“逻辑折叠”为华为提供了一条以架构创新弥补制程差距的可行路径——通过把“摊平”的芯片“折起来”，在有限面积内塞入更多晶体管、缩短数据传输距离，从而提升性能与能效。

目前，麒麟9050系列芯片目前已在中国半导体产业界的支持下成功量产，并已搭载于华为Mate XT 2三折叠手机、Mate 90 Pro Max及RS非凡大师版等旗舰机型中。这意味着“逻辑折叠”技术已走出实验室，完成了从架构创新到大规模商用落地的关键一跃。

自2019年华为被列入实体清单、先进制程代工渠道受阻以来，麒麟芯片一度面临“有设计、难制造”的困境。2023年麒麟9000S的回归曾引发广泛关注，而此次麒麟9050系列以全新架构实现量产并登上多款旗舰机型，标志着华为芯片业务在逆境中完成了从“恢复供应”到“架构创新引领”的进阶。

不过，徐松余也坦言，韬路径未来的发展仍面临众多挑战，包括：

工具链和方法论：3D堆叠芯片的设计、验证工具链尚不成熟，需要业界共建；

工艺差异补偿：不同Die可能采用不同制程工艺，工艺差异带来的匹配问题需要精细补偿；

跨层互联开销优化：500万键合通道的互联功耗与信号完整性仍需持续优化；

能耗控制：垂直堆叠带来的散热与功耗管理难题；

基准测试方法：新架构需要新的性能评估体系，传统跑分标准难以全面反映其优势。

“未来属于开放合作，没有一家企业可以独自解答所有答案。”徐松余呼吁半导体产业界和学术界进一步加强合作与支持，共同攻克韬芯片发展道路上的难题。