合见工软发布国内首款三维芯片物理设计工具UniVista 3DIC Designer

2026年9月1日，在由EDA2主办的2026 IDAS设计自动化产业峰会期间，上海合见工业软件集团股份有限公司（简称“合见工软”）召开了年度新产品发布会，正式推出国内首款三维芯片物理设计工具UniVista 3DIC Designer。这是专为国产先进工艺节点打造的原生三维全流程设计平台，其底层架构围绕逻辑折叠与混合键合场景进行了彻底重构。

当前业界主流的2.5D封装EDA工具大多是在传统平面工具基础上进行扩展，仅能完成粗粒度芯粒分层堆叠，而UniVista 3DIC Designer实现了从标准单元库到全局协同优化的真三维布局，可直接适配韬定律技术路线所要求的逻辑折叠架构。

该平台聚焦于2-die/3-die逻辑折叠与多裸片异构堆叠等前沿架构，融合了自动化智能分区、跨Die多目标优化驱动、物理场感知放置以及CPU/GPU异构并行加速技术。设计团队可从RTL或网表输入直接完成到最优3DIC架构的无缝闭环交付，在极短周期内实现时序、功耗、面积与热分布的全局平衡。

直面工程难题

三维芯片设计的复杂性远超传统二维平面布局，UniVista 3DIC Designer针对的正是这一领域最具挑战性的工程瓶颈。在后摩尔时代，摩尔定律已逐步触及物理与成本的双重边界，同时由于海外先进工艺受限，国内产业亟需一条跳出制程依赖的新技术路线。逻辑折叠作为原生三维集成方案成为破局关键，但面向逻辑折叠所需的单元级原生三维全局协同工具此前长期处于早期原型阶段，商用级产品几乎空白。

具体而言，该工具需要应对十亿门级大算力芯片在三维设计中的多重技术挑战。传统三维设计范式往往存在分层割裂问题，导致超大容量网表处理卡顿、跨裸片时序与布线及热密度多维度无法同步收敛、垂直混合键合互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡以及总线长过高拖累PPA指标等难题。UniVista 3DIC Designer依托原生真三维布局架构与GPU并行加速技术，打破了上述分层割裂的设计范式，真正让依托成熟产线的逻辑折叠技术具备了规模化落地的可能。

合见工软首席技术官贺培鑫在发布会上表示，后摩尔时代芯片性能提升的重心正在从晶体管几何缩微转向以缩短信号时延为目标的架构创新。逻辑折叠与韬定律代表了一条不依赖先进制程的重要技术路线，但释放这套理论的全部价值必须从底层革新、重构真三维设计底座。UniVista 3DIC Designer正是基于这一核心打造，突破传统粗粒度芯粒堆叠的局限，实现单元级跨裸片全局协同优化。

六年筑起产业护城河

合见工软成立于2020年5月，总部位于上海，是国内数字EDA领域成长最快的平台型企业之一。公司创始团队来自新思科技与楷登电子等国际EDA巨头，多位核心高管曾任职于这些公司的全球副总裁及最高技术职位Fellow。董事长潘建岳曾任新思科技中国区总裁、亚太区总裁，总经理徐昀曾任楷登电子中国区负责人，联席总裁郭立阜曾任新思科技研发副总裁，首席技术官贺培鑫曾是新思科技Fellow级技术人才。

（合见工软总经理徐昀）

在六年时间里，合见工软以近50款产品的创新速度持续迭代，构筑起国内独有的EDA加IP完整服务能力，实现了数字设计、可测性设计、先进工艺后端设计及高速互联IP和系统级EDA的全域覆盖。公司是国内唯一一家能够完整覆盖数字芯片验证全流程、DFT可测性设计全流程，并同时提供先进工艺高速互联IP的国产EDA企业。

合见工软此次发布的三维设计工具，以原生三维重构而非补丁扩展的技术路径，走出了与国际巨头不同的创新路线。正如贺培鑫所言，这款工具具备与国际一线头部厂商同台竞技、代际对齐的核心实力，为国产大算力芯片在PPA、设计规模与热稳定性上实现突破提供了自主可控的三维设计底座。