英特尔秀“3D封装肌肉”：18A与14A合体，剑指台积电AI芯片霸权

在人工智能与高性能计算（HPC）需求爆炸式增长的当下，芯片不再只是晶体管的堆砌，而是系统级集成的艺术。

近日，英特尔高调展示其最新多芯粒（Multi-chiplet）封装架构，将Intel 18A与14A先进制程工艺深度融合，构建出面积超过传统光罩极限的超大芯片。这一技术被广泛视为英特尔向台积电CoWoS封装生态发起的正面挑战。

此次展示的核心，在于英特尔对“超越光罩限制”的系统性突破。在半导体制造中，光罩极限（Reticle Limit）约为858mm²，是单次光刻所能覆盖的最大面积。而英特尔通过Foveros Direct 3D堆叠与新一代EMIB-T互连技术，成功将多个芯粒拼接成远超此限的巨型芯片。

其中在中阶解决方案方面，可配备4个计算芯片与12个HBM。至于在旗舰解决方案方面，则是将规模扩大到16个计算芯片与24个HBM ，并可配置多达48个LPDDR5X 控制器，为训练千亿参数大模型提供前所未有的内存带宽与密度。

技术细节上，英特尔采用了“分层优化”策略：底层基础晶圆（Base Die）采用Intel 18A-PT工艺，首次引入背面供电技术（Backside Power Delivery），将供电线路移至晶圆背面，从而释放正面空间用于信号传输，显著提升逻辑密度与能效。该层还集成了海量SRAM缓存，延续了“Clearwater Forest”处理器的设计理念，为上层计算单元提供高速数据缓冲。

而顶层计算芯粒则采用面向外部客户的Intel 14A或14A-E工艺，搭载CPU核心或专用AI引擎。两者通过Foveros Direct实现微米级混合键合（Hybrid Bonding），垂直互连间距极小，通信延迟大幅降低。

更关键的是，新一代EMIB-T技术首次整合硅通孔（TSV），如同在芯片间修建“立体高架桥”，既支持水平扩展，又实现垂直贯通，有效破解多芯粒通信瓶颈。

值得注意的是，英特尔此次不仅秀技术，更在传递商业信号。尽管18A主要用于自研产品（如即将推出的Crescent Island AI GPU），但14A节点明确面向第三方客户开放。

在经历Ponte Vecchio良率困境与Falcon Shores项目取消的挫折后，英特尔正试图以Jaguar Shores等新平台重振代工业务。通过展示高度可扩展、兼容HBM3至HBM5的封装生态，英特尔希望吸引AI芯片设计公司、云服务商等客户，打造区别于台积电CoWoS的替代方案。

目前，台积电CoWoS封装已占据AI加速器市场主导地位，其9.5倍光罩尺寸方案搭配A16制程和HBM4E，成为英伟达等巨头的首选。而英特尔宣称其方案可达12倍以上，并强调更高的互连灵活性与供应链韧性，意在争夺高端代工市场份额。

不过，英特尔真正的考验在于：能否将工程能力转化为稳定量产、高良率的商业产品，并赢得外部客户信任。过去的经验表明，先进封装的复杂性极易导致成本飙升与交付延迟。