近日，台积电在年度技术论坛北美场发布埃米级A16先进制程，2026年量产，不仅较竞争对手英特尔Intel 14A，以及三星SF14都是2027年量产早，且台积电强调A16还不需用到High-NA EUV，成本更具竞争力，市场乐观看待台积电进入埃米时代第一战有丰硕战果。


台积电A16量产时间与成本或将领先竞争对手

根据台积电表示，A16先进制程将结合超级电轨（Super PowerRail）与纳米片晶体管，2026年量产。超级电轨将供电网络移到晶圆背面，晶圆正面释出更多讯号网络空间，提升逻辑密度和效能，适用复杂讯号布线及密集供电网络的高效能运算（HPC）产品。

相较台积电N2P制程，A16相同Vdd（工作电压）下，速度增加8%~10%，相同速度功耗降低15%~20%，芯片密度提升高达1.1倍，支援数据中心产品。

另外，因为AI芯片公司迫切希望最佳化设计，以发挥台积电制程全部性能，因此，台积电也认为不需用到阿斯麦（ASML）最新高数值孔径（High-NA）EUV来生产A16制程芯片。此外，台积电还展示2026年启用的超级电轨供电，从芯片背面供电，可以帮助AI芯片加速运行。

英特尔重启代工业务，目标是超越三星

在不久前举办的IFS Direct Connect活动中，英特尔分享了其“4年5节点”的工艺路线图的最新进展，并公布了最后一个节点Intel 18A制程之后的计划，新增了Intel 14A制程技术和数个专业节点的强化版本。英特尔计划在Intel 14A才导入High-NA EUV曝光设备，在Intel 18A则仅是发展与学习阶段。

按照英特尔的计划，Intel 14A制程技术最快会在2026年量产，而Intel 14A-E制程技术则是要到2027年。不过，至今英特尔都没有宣布任何采用Intel 14A和Intel 14A-E制程技术的产品。

虽然，英特尔在晶圆代工市场视台积电为竞争对手。不过，目前来看，其生产的处理器有越来越多的小芯片交由台积电制造生产，其中还包括最为核心的运算芯片情况下，英特尔仍持续会保持与台积电既竞争，又合作的关系。

报导指出，英特尔在2023年6月的代工模式投资者网络研讨会上，介绍了内部晶圆代工业务模式的转变，从2024年第一季开始将设计与制造业务分离，内部设计部门与制造业务部门之间将建立起客户与供应商的关系，制造业务部门将单独运营，且财报独立。英特尔借此获得客户的信赖，希望在2030年之前超越三星，成为晶圆代工领域的第二大厂商。


2nm以下芯片的下一步是什么？

至少在 2030 年之前，半导体行业相当确定如何设计和制造新芯片，但在此之后还存在一些不确定性。

2030 年之后，半导体行业可能会扩展当今的技术或迁移到新的技术。例如，在研发方面，业界正在研究几种未来晶体管候选产品，例如 2D FET、CFET 等，以便在遥远的未来实现新型先进芯片。Chiplet 也是一个新兴的选择。

在最近于旧金山举行的 IEEE 国际电子器件会议 (IEDM) 上的各种论文中介绍了这些技术的最新进展。

晶体管是芯片中的关键构建模块，是一种微型结构，可充当设备中的开关。每个先进芯片都有数十亿个晶体管。多年来，芯片主要由平面晶体管组成。平面晶体管仍在当今的芯片中使用，但它们有一定的局限性。

作为回应，英特尔于 2011 年转向了一种名为 finFET 的新型高性能晶体管。英特尔和其他公司很快就推出了使用 finFET 的各种芯片，例如 GPU 和处理器。

现在，finFET 面临一些限制。因此，从 3nm 或 2nm 节点开始，半导体行业将采用一种称为环栅 (GAA) 的新型晶体管技术。

在 3 纳米技术领域，三星最近制造并发货了世界上第一款基于 GAA 晶体管技术（称为纳米片 FET）的芯片。在研发方面，英特尔和台积电也在开发 2 纳米纳米片 FET 工艺。

根据 TEL 在 IEDM 上的演示，纳米片 FET 晶体管预计将在 2027/2028 年扩展到 14A 节点，但可能在 2029 年达到 10A 节点的极限。

下一步是什么？业界在路线图上提出了几种新的晶体管类型，但没有具体的内容。未来的晶体管类型面临着一些制造和成本挑战。

不过，目前路线图上的下一种晶体管类型称为互补 FET (CFET)。据 TEL 称，CFET 可能会在 2029 年出现在 10A 节点。

在 IEDM 上，Imec、英特尔、三星和台积电发表了有关 CFET 的论文。英特尔展示了栅极间距为 60 纳米的 CFET。“我们规模最大的器件由 3 个 pMOS 纳米带顶部的 3 个 nMOS 组成，垂直间距为 30 纳米，”来自英特尔的 Marko Radosavljević 在 IEDM 的一篇论文中说道。

据 TEL 称，CFET 可能会在 2035 年扩展到 3A 节点。然后，该行业可能会转向基于二维的晶体管，其中包含过渡金属二硫族化物沟道材料。在 IEDM 上，台积电发表了一篇关于具有 12nm nMOS 接触长度和 10nm 栅极长度的 2D 器件的论文。

其他未来技术也在研发中，例如碳纳米管 FET 和 Forksheet FET。

现在还有其他可用的选项。目前，一些设备正在使用小芯片（chiplet），将不同的芯片集成在一个封装中。Chiplet 将在未来发挥重要作用。


光刻机也面临摩尔定律生死之选

2月17日，阿斯麦ASML正式向英特尔交付第一台高NA EUV极紫外光刻机，将用于2nm工艺以下芯片的制造，可直接制造1nm工艺左右。

据悉，这套High NA EUV光刻机的大小等同于一台双层巴士，重量更高达150吨，组装起来比卡车还大，需要被分装在250个单独的板条箱中进行运输。装机时间预计需要250名工程人员、历时6个月才能安装完成。

根据爆料显示，High NA EUV的售价高达3.5亿欧元一台，约合人民币27亿元，它将成为全球三大晶圆制造厂实现2nm以下先进制程大规模量产的必备武器。

现英特尔率先拿下了全球首台High NA EUV光刻机，台积电和三星订购High NA EUV预计最快2026年到货。

毫无疑问，这又是全球半导体又一重大突破。近日，中国台湾著名的芯片IP研发与销售公司智原宣布与Arm和英特尔合作，将共同开发64核SoC芯片，基于Intel18A制程（相当于1.8nm）；预计将在2025年上半年完成。但英特尔CEO帕特·基辛格今年1月表示，不会在英特尔 18A节点制程使用ASML的High-NA EUV光刻机，而是留到下一个更先进的节点制程上。也就是说英特尔1.8nm使用的将是ASML第一代Low NA EUV光刻机。

因此，High-NA EUV光刻机的正式交付标志着全球半导体产业正式迈入1nm时代。

那1nm制程之后将无法继续使用光刻机制造吗？

根据微电子研究中心(IMEC)的路线图，2030年左右应该能推进到A7 0.7nm工艺，之后还有A5 0.5nm、A3 0.3nm、A2 0.2nm，但那得是2036年左右的事儿了。

按照专家们的说法，目前的EUV光刻机，理论上能够制造2nm左右的芯片，而下代的EUV光刻机，也就是正式交付英特尔测试的“High NA EUV光刻机”理论上能够制造1nm左右的芯片。

ASML的EUV光刻机，通过组合使用OPC、多重图形等分辨率技术等，其光刻工艺因子已经突破理论极限0.25了。ASML认为，目前也达到了物理极限，供应链们难有突破。光刻工艺因子优化的途径也已经到尽头了。

1nm之后呢？又将用什么光刻机技术实现？