长电科技高深宽比TSV技术突破：11.3:1深宽比样品试制成功

8月19日，长电科技宣布在高深宽比先进TSV技术研发方面取得重要进展，并与合作伙伴共同完成样品试制。此次公布的TSV制备方案，明确面向2.5D/3D先进封装、硅基互连以及多维异质异构集成等高端应用场景。

根据公司披露的技术参数，样品试制围绕深硅刻蚀、孔壁绝缘层沉积、阻挡层与种子层沉积、铜填充等关键工艺展开，最终制备的TSV孔径为1.5微米、深度为17微米，深宽比达到11.3:1。相较于较大孔径的TSV结构，1.5微米级小孔径对深硅刻蚀精度、孔壁介质层与金属层覆盖以及无缺陷铜填充提出了更高要求。试制结果表明，长电科技已具备业界领先的小孔径、高深宽比TSV工艺研发与协同验证能力。

（高深宽比TSV试制样品截面）

信号传输的“高速公路”

TSV即Through-Silicon Via，中文译为硅通孔，其本质是在硅片或芯片内部刻蚀出垂直导电通道，使不同层面的芯片或电路能够直接互联。在传统的2D封装中，芯片之间的信号传输需要绕行基板，路径长、损耗大、带宽受限；而TSV技术相当于在硅片中开凿了一条条“垂直高速公路”，大幅缩短了互连距离，提升了数据传输速率与能效比。

（TSV示意图）

高深宽比TSV的制造并非简单的“打孔填铜”，而是涉及多道晶圆级关键工艺的精密协同。首先需要通过深反应离子刻蚀（DRIE）技术在硅片上形成高深宽比孔洞，业内常用的Bosch刻蚀工艺通过六氟化硫（SF6）与四氟化碳（C4F8）等电子特气交替作用，实现高垂直度的侧壁轮廓。刻蚀完成后，需在孔壁依次沉积二氧化硅绝缘层、钽氮化物阻挡层以及铜种子层，以防止电流泄漏并确保后续铜填充的附着力。最后通过电镀铜填充实现导电连接，并辅以化学机械抛光（CMP）平整表面。

深宽比是衡量TSV技术难度的核心指标，它等于孔的深度除以孔径。长电科技此次实现的11.3:1深宽比，意味着在仅有1.5微米直径的微小孔洞中，需要完成17微米深度的精准刻蚀与均匀填充。孔径越小、深度越深，刻蚀过程中的侧壁陡直度控制、绝缘层与金属层的保形沉积以及无空洞铜填充的难度便呈指数级上升。这一技术指标的直接对标对象，是SK海力士、三星等存储巨头在HBM产品中采用的TSV方案，也关系到国产封测产业链能否切入高算力、高存力芯片的系统级集成。

从应用方向看，高深宽比TSV能力可支撑两类高端封装场景。一类是3D堆叠集成，通过在下层晶圆或芯片中制备TSV，实现芯片之间的垂直电气连接，典型应用如HBM高带宽存储的DRAM芯片堆叠。另一类是面向硅中介层等硅基互连结构，通过与再布线层、微凸点、晶圆级封装等工艺协同，为2.5D集成、多芯粒互连及高带宽存储集成提供底层工艺支持。

先进封装的诸多挑战

尽管长电科技在TSV工艺上取得了阶段性突破，但整个2.5D/3D先进封装领域仍面临多重技术瓶颈，这些瓶颈决定了产业化的速度与成本。

热管理是第一大挑战。随着AI芯片与HBM的集成密度不断提升，封装体内的热点热流密度可达千瓦每平方厘米量级。硅中介层虽然提供了优异的互连密度，但其与基板材料之间的热膨胀系数（CTE）不匹配，极易在高温工作环境下引发翘曲，进而影响封装良率与长期可靠性。

良率控制是另一座大山。TSV制造缺陷、键合对准误差与翘曲变形共同构成了良率损失的主要来源。行业数据显示，当前HBM3e产品的TSV良率行业平均仅为40%至60%。翘曲变形在大尺寸封装中尤为突出，随着封装基板尺寸向100毫米×100毫米乃至更大面积演进，CTE不匹配导致的翘曲问题急剧恶化，成为制约布线精度与键合良率的关键瓶颈。

材料与成本困境同样制约着产业普及。硅中介层因其高互连密度成为当前2.5D封装的主流选择，但其成本居高不下且尺寸受限。为突破这一瓶颈，产业界正在探索有机中介层、玻璃中介层以及面板级封装（FOPLP）等替代路径。例如玻璃中介层有望以更低成本实现更大尺寸，但其激光蚀刻精度与蚀刻溶液均匀性问题尚未完全解决，大规模量产良率控制仍存挑战。

从产业生态角度看，先进封装正从传统的“后端制造”环节演变为决定系统性能的关键枢纽。封装设计需要与芯片设计、基板设计协同进行，热、电、机械等多物理场耦合分析复杂度急剧上升。与此同时，供应链整合也面临考验，需要晶圆厂、封装厂与设计公司之间建立更紧密的协作机制。