华为发布V2版韬定律论文，首次公开麒麟2026量产实测数据

2026-07-06 来源：电子工程专辑

关键词：韬定律逻辑折叠麒麟2026 混合键合昇腾AI芯片

7月3日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了《面向多层级电子系统的时间缩微理论》V2版本。这是"韬（τ）定律"自5月25日正式发布后的首次重大内容更新，标志着该理论从框架提出阶段进入工程实证阶段。截至发稿，该论文在ChinaXiv平台上的点击量已超过26万次，下载量超过5万次。

V2三大核心升级，从理论框架到工程实证

相较5月发布的V1初稿，V2版本完成了三大核心升级：

一是理论体系完整化。 V2将原有零散论述整合为8章完整内容，章节逻辑分层更清晰。同时新增了τ分层时空模型、LogicFolding逻辑折叠架构、键合界面截面、Unified Bus互连架构、Hi-ONE光引擎等核心技术的原理示意图与实物剖面图，技术路径更具象可追溯。

二是首次补充量产实测数据。 V1版本被外界认为"重理论、轻实证"，V2则直接公开了麒麟2026与基准芯片麒麟9030 Pro在等性能条件下的电压、工作频率、归一化功耗、芯片面积、功率密度等关键参数，用量产芯片的实际性能表现验证了韬定律的工程落地效果。

三是细化全场景技术演进路线图。 V2明确了不同应用场景的技术迭代节点，在移动端补充了TSV从顶层金属下移至M6层、多有源层堆叠等中长期演进路径，并给出了可落地的技术规划节奏。同时首次披露了未来四代麒麟处理器和昇腾AI芯片的具体性能目标。

麒麟2026实测数据公布

V2版本中最受关注的，是麒麟2026与上一代麒麟9030 Pro的等性能实测对比。

两颗芯片采用同一制程节点，9030 Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。所谓等性能对比，是指将麒麟2026的工作电压主动降低，使其在更低功耗下达到与9030 Pro相同的运行性能，以此衡量逻辑折叠带来的效率提升。

在25摄氏度环境下，实测数据显示：

工作电压：从9030 Pro的1.1伏降至0.9伏；

功耗：归一化功耗降至0.59，即功耗下降41%；

芯片面积：归一化面积降至0.625，即面积缩小37.5%；

功率密度：归一化功率密度下降约5.6%；

晶体管密度：从155 MTr/mm²提升至238 MTr/mm²，提升幅度达55%——这一跨度过去需要三年的制程迭代才能实现；

主频：在1.1V供电下，CPU大核频率从2.75GHz提升至3.1GHz，提升13%；

SRAM：工作频率提升超过40%；

时钟网络：时钟缓冲器数量减少超过50%，时钟偏移降低25%，线长缩短约30%。

这些性能差异完全来自架构的改变，没有使用新的光刻工艺。何庭波在论文中说明，当前方案仍然保守：混合键合间距为1.5微米，折叠只应用于部分关键路径，没有覆盖整颗芯片。这意味着目前的实测数据可能还没有反映逻辑折叠的全部潜力。

2026至2029四代麒麟芯片全部曝光

V2版本首次以半官方公开数据的形式，披露了麒麟芯片的长期迭代路线图：

此前三年（2023-2025），麒麟系列采用传统平面架构，CPU性能核心主频从2.6GHz到2.75GHz，三年累计提升不到6%。从麒麟2026开始转向逻辑折叠后，主频在今年直接升至3.1GHz，单代涨幅超过12%。

V1的路线图止于2029年（目标4GHz），V2延伸至2031年：2030年晶体管密度目标292 MTr/mm²，主频4.3GHz；2031年目标密度突破400 MTr/mm²，主频5GHz。何庭波曾在5月的演讲中提到，400 MTr/mm²的密度水平将达到1.4纳米制程的同等水平。

为什么放弃顺序式3D，选择晶圆对晶圆混合键合？

V2版本详细解释了逻辑折叠的工艺路线选择。业界常见的3D集成有两条路：

一是顺序式3D集成，在同一片晶圆上一层一层直接生长晶体管，精度理论上最高。但华为最终放弃了这条路，因为"良率撑不住"——上面每多长一层，下面那层就要再经历一轮高温工艺，反复高温会让底层晶体管的掺杂分布跑偏、载流子迁移率下降，性能跟着掉。

华为选择的是晶圆对晶圆混合键合——把两片已经各自单独造好晶体管的晶圆，对准之后直接粘在一起，键合面上金属焊盘对金属焊盘、介质对介质同时键合，再打穿硅通孔把上下两层电路连通。两片晶圆各自独立完成制造，不用像顺序式3D那样互相迁就对方的高温工序，良率因此能做上去。

齿比（Gear Ratio）决定3D设计空间

V2版本新增了对"齿比"概念的深度阐释。齿比指混合键合连接间距与芯片顶层金属线路间距的比值。

齿比高意味着上下两片晶圆之间的连接点很稀疏，设计空间只能是"离散优化"——芯片只能按功能模块整块分配，工程师手动划边界。齿比降到3以下时，设计可以在更小的电路单元层面做跨层优化；齿比接近1时，两片晶圆之间的连接密度与芯片内部的线路密度基本持平，上下两层对设计师来说就像同一片晶圆上的两个金属层一样，逻辑折叠的架构优势才能充分发挥。

当前麒麟2026的混合键合间距为1.5微米。论文设定的目标是把齿比进一步逼近1，未来键合间距将缩小至1微米以下，套刻精度（上下两层晶圆对齐的偏差）控制在0.5微米以内。

首次正面回应散热难题

V2版本首次正面回应了3D折叠封装的散热挑战。芯片堆叠层数增加后，单位体积内的功率密度大幅上升，传统被动散热方案只能支撑每平方厘米约100瓦的功率密度。

华为的应对方案是热感知分区和布局——在划分哪块电路放哪一层之前，先算一遍每个模块的功耗热图，功耗高的模块尽量不叠在一起，垂直方向上也不让几个高功耗子系统紧挨着，把热源在三维空间里主动错开。

在封装层面，华为采用CVD金刚石散热层+微米级液冷通道的方案：在封装的上下两层覆盖化学气相沉积金刚石散热层，中间开设微米级液冷通道，注入氟化液。液冷在封装内部层与层之间纵向流动，到达顶层金刚石板后转为横向流动，通过更大的接触面积将热量散出。这套方案能支撑每平方厘米约300瓦的功率密度，约为传统被动散热方案的三倍。

行业分析人士指出，台积电也在研发金刚石加液冷的散热方案，但量产预计在2028到2029年。华为在散热和折叠封装设计上领先约2至3年。

AI系统三件套：Unified Bus、Hi-ONE、3D Folding

V2版本首次说明了三项技术如何在AI系统中配合，V1对三者的介绍则是各自独立的。

Unified Bus（统一总线）：用单一协议替代传统AI集群中PCIe、NVLink、以太网等多种通信协议之间的反复转换。每一次协议转换都会带来额外的数据缓冲、序列化处理和握手确认，Unified Bus把这些中间环节去掉，将跨节点的通信延迟从数十微秒压缩到约100纳秒。华为内部将达到这一延迟水平的集群称为"System-as-One-Chip"（系统即芯片）。
Hi-ONE（近封装光互连引擎）：用光信号替代铜线传输数据，单模块带宽8 Tb/s，传输距离从不到1米扩展到100米。设计思路上，Hi-ONE没有采用高精度但耗电的DSP方案，而是选择更轻的模拟均衡驱动和跨阻放大器，以容忍更松的误码率换取功耗和成本的大幅节省。

3D Folding：解决封装层面的"N平方对N"结构性矛盾——在传统2.5D封装中，芯片的计算能力随面积按平方增长，但内存带宽、互连和供电排列在芯片边缘，只能按边长线性增长。3D Folding把这些资源从边缘搬到芯片表面，使其也能按面积增长。

昇腾或在2030年引入逻辑折叠

在AI算力端，V2版本明确了昇腾芯片的演进时间表：大约在2030年，昇腾990将把逻辑折叠引入AI加速器类别；到2035年，硬件集成度预计将增加超过100倍。何庭波在论文中提出，在一个大型AI集群中，超过80%的能源消耗于数据移动，超过70%的系统成本用于数据存储，因此减少数据在传输途中的时间至少与减少计算本身所花费的时间同等重要。