三星电子突破垂直堆叠非存储芯片技术

三星电子正加速下一代半导体的发展，将垂直堆叠技术应用于逻辑半导体（系统半导体）领域。

三星电子于6月17日宣布，其半导体研发中心的研究人员首次在全球范围内实现了栅极间距为42nm的三维（3D）堆叠晶体管结构。该研究成果近期在日本京都举行的“2026 VLSI研讨会”上荣获最佳论文奖。

这项研究意义重大，因为它将最初应用于存储半导体的垂直堆叠概念扩展到了逻辑半导体领域。在NAND闪存方面，三星电子通过V-NAND突破了存储容量的限制；而在DRAM方面，三星电子凭借HBM技术引领着人工智能（AI）时代的核心内存市场。

三星电子半导体研发中心Kwon Wook-hyun表示：“回顾众多资深研究人员的发展历程，我们通过垂直堆叠结构突破了面积限制。NAND闪存中的V-NAND和DRAM中的HBM就是典型代表，这一发展趋势自然而然地延续到了逻辑半导体领域。”

现有的逻辑半导体通过将晶体管并排放置在平面上来提高集成度。然而，随着器件间距的缩小，难以避免电磁干扰，小型化程度也随之降低。因此，业界正致力于开发通过上下堆叠半导体来提升性能的下一代结构。

三星电子半导体研发中心的首席技术官Jung Young-chae解释说：“随着晶体管间距的缩小，绝缘层会变薄，当绝缘层厚度低于一定值时，绝缘效果就会消失。”他补充道：“如果将器件垂直放置，水平方向的限制就会消失。这就像一片原本遍布独栋住宅的区域逐渐演变成多层混合用途建筑一样。”

通过这项技术，三星电子研究团队实现了42nm的栅极间距（晶体管间距），比目前业界最小的48nm还要窄。此外，他们还采用了一种直接连接上下晶体管的新结构，进一步提高了集成度。

Kwon Wook-hyun解释说：“42nm是目前业界实现的最小晶体管尺寸，我们还首次实现了直接连接上下晶体管的结构。”

三星电子研究人员预计，这项技术未来将有助于提升人工智能和高性能计算领域半导体的竞争力。

三星电子半导体研发中心首席研究员Hwang Dong-hoon,表示：“通过采用垂直堆叠结构，可以在相同面积内放置更多晶体管。这种结构非常适合实现人工智能时代客户对更小面积、更低功耗和更高性能的需求。”