TSMC在今年的OFC、ECTC、VLSI等大会上先后报道了其硅光平台的最新进展，包括不同耦合方案的技术细节与实测结果，展示了其COUPE平台的技术优势与发展方向。小豆芽这里汇总下相关信息，方便大家参考。从上述顶会的分类也可以看出，台积电硅光平台的研发涉及光学、封装、电学等方向。台积电内部是由多个团队在共同开发硅光平台，在不同文章中涉及到多个关键词，这里先统一罗列出来，方便后续的阅读。COUPE平台的cross-section如下图所示，PIC的substrate被去除掉，芯片只剩下几微米厚，并且在PIC内加工出TDV, 用于电信号在垂直方向的传输。PIC内含有6层金属(一般硅光平台为两层金属)，走线资源比较丰富，并在光栅耦合器对应的背面位置处加工出一层反射金属，用于提高其耦合效率。EIC与PIC通过hybrid-bonding的方式集成在一起(SoIC bonding)。由于EIC-PIC混合集成后的die厚度较小，需要在EIC背面键合一个辅助的硅片, 其厚度为800um，用于解决芯片的翘曲问题。此外，在硅片上表面还可以加工出微透镜结构，对光栅耦合器发出的光束进行整形。COUPE的光栅耦合方案，如下图所示，利用PIC背面的金属层作为反射层(metal reflector)，增加GC的耦合效率。在硅片表面加工出微透镜结构，对光束进行整形。光束传播到片外后，再借助于反射镜将光束偏折到水平方向，进入到光纤阵列(FAU)中。反射镜可以将不同位置的光束都反射到同一个FAU不同高度的光纤中，从而实现多排光纤的耦合，提高带宽密度。该双排FAU也是由TSMC加工。引入背面的metal reflector后，光栅的耦合效率可提高约0.5dB, 如下图所示。由于辅助硅片的厚度较厚，需要精心设计光栅的发射角、微透镜的曲率、多层抗反射膜的厚度等。最终，整个光栅耦合方案的耦合损耗为1.2dB, 1dB带宽为25nm。引入微透镜与反射镜这些光器件后，并没有导致光栅耦合损耗的降低，1dB带宽提高了5nm。依赖于TSMC良好的工艺控制能力，整个wafer内GC的中心波长可以控制在1.7nm以内。进一步，TSMC对该耦合方案进行了可靠性测试实验，测试项包括DH(damp heat，高温高湿)、HTS(high temperature storage, 高温存储测试)、MR(multi-reflow, 多次回流焊)和TC(temperature cycling, 热循环)等。测试结果如下图所示，耦合损耗整体的劣化小于0.25dB。在去年的IEDM会议上(TSMC硅光平台COUPE的最新进展)，TSMC公布过edge coupler相关的耦合方案细节，今年的ECTC会议上则展示了更多的测试结果，小豆芽此前对一些数据的疑惑可以得到解释。为了与GC方案加以区分，TSMC将edge coupler的解决方案命名为EPIS-BOE(Electronics-Photonics Integrated System, Broadband Optical Engine)。BOE可以拆解为5个光学界面，如下图所示：part1为FAU与COI中的SiN波导耦合；part2为COI中光从SiN波导传播到advanced coupler（棱镜），传播方向从水平变为竖直方向；part3中光从COI进入到自由空间，通过透镜进入到COUPE； part4为COUPE平台中继续利用advanced coupler偏折光束，光的传播方向变为水平方向；part5中光通过PIC背面多层SiN波导的传递，进入到PIC芯片内。关于advanced coupler, TSMC没有公布具体的结构信息，但提及到使用N28工艺加工制造，应该是刻蚀出的棱镜结构。iFAU组件是TSMC利用12寸Si工艺线制造出来的，iFAU与COI均含有40组通道。TSMC依次对这5部分的光学损耗进行了表征，需要注意的是，去年IEDM会议上报道的0.1dB耦合损耗，只是针对part1界面使用单根光纤与COI中的SiN波导进行耦合的场景，而不是BOE方案的整体耦合损耗。由于part5是光从多层SiN波导转移到Si波导，其损耗较小，可以控制在0.01dB上下。其它四部分的插损结果，如下图所示。受限于不同通道间fiber工艺的偏差，part1中的loopback结构耦合插损为1.28±0.18dB。Part2的平均损耗为0.09dB。Part3的测试样本较少，只有三个样品的数据，其损耗分别为1.66dB、1.39dB和1.30dB。损耗较大的原因与advanced coupler的表面加工质量、微透镜的表面加工质量、对准的精度等因素相关。Part4的损耗也比较大，共测试了18组样品，平均插损在1.5dB上下，同样也是受限于advanced coupler的表面加工质量。5个部分合计的损耗在4.33dB上下，性能较差。通过工艺的优化迭代，part1的损耗预期可以优化到0.8dB，part3可以优化到0.8dB，part4可以优化到0.3dB，整个BOE方案的光口方案有望实现在1260-1360nm波段内2dB的损耗指标。损耗的主要因素为多通道FAU、advanced coupler、micro lens等光学组件的表面加工偏差。TSMC的COUPE平台使用了TDV和hybrid-bonding这两项技术，有效减小了金属互联的寄生参数。TDV和hybrid-bonding电阻的阻值偏差可以控制在4%以内，而在MR+TC的可靠性实验中，hybrid-bonding的电阻阻值变化2%，TDV阻值变化3%。Hybrid-bonding为光电混合系统提供了新的设计思路，TSMC报告中列举了几个典型的场景：1) TIA与PD之间，driver与modulator间的金属长度缩短，降低了这部分电学连接对系统RF性能的影响2) 可以充分利用PIC与EIC的金属资源，达到想要的设计效果，例如同样的芯片面积可实现更大的电感，如下图所示3) 可以实现竖直方向的电感，减小芯片面积，如下图所示以上是对TSMC硅光平台最新消息的汇总，目前TSMC光栅耦合方案的损耗为1.2dB, 主要通过背面的metel reflector和micro lens来提高耦合效率与耦合对准的容差，耦合损耗在可靠性实验中会劣化约0.25dB。而端面耦合方案的损耗目前是4.33dB, 未来通过优化advanced coupler与micro lens表面加工的质量，有望降低到2dB以下。BOE方案中涉及到的光学组件，包括advanced coupler、micro-lens、iFAU等，都是由TSMC在不同的节点工艺下晶圆级加工出来，充分发挥其强大的加工能力。无论是grating coupler还是edge coupler方案, 当前展示的都是中间产物，其最终的目的还是为了实现CPO的可插拔光连接器，引入了微透镜和iFAU, 后续实现可插拔的功能难度上不会很大。此外，两种耦合方案都支持多排光纤阵列，有效提高了光学带宽密度。在金属互联方面，由于采用TDV和hybrid-bonding技术，寄生参数比传统方案减小了不少，可支持更高速率的互联，另外可以充分利用EIC与PIC的金属资源，引入一些新型的3D器件设计，有效利用芯片面积。台积电也在积极探索MRM相关的电路设计，已经有一些初步结果。
1. Frank J.C.Lee, "3D Optical Interconnect Design", VLSI Symposium 2025.2. M. F. Chen, et.al., "Optical and Electrical Characterization of A Compact Universal Photonic Engine", ECTC 2025.3. K. H. Luo, et.al., "Broadband Optical Engine System Integration by
Wafer Level Process in HPC/AI Era", ECTC 2025.
