JEDEC通过SPHBM4封装标准：信号引脚减至1/4、单通道速率提升4倍、HBM4成本壁垒被打破

现如今，高带宽存储器（HBM）已成为AI加速器的标准配置。从NVIDIA H200到AMD MI400，多数新款AI芯片均搭载HBM，头部厂商的HBM4E也已进入送样测试阶段。与此同时，HBM产业面临两个制约因素：高阶DRAM晶圆供给持续紧缺，以及先进封装工艺复杂、成本居高不下，二者共同限制了HBM向更广泛场景的渗透。

近日，全球半导体存储标准化组织JEDEC正式批准SPHBM4标准。根据JEDEC DRAM小组委员会（JC-42.2）的说明，该标准旨在不依赖昂贵先进封装的前提下，为HBM级别的带宽性能提供替代路径。

三项关键技术调整

SPHBM4中的“SP”代表Standard Package（标准封装）。对此，JEDEC给出的技术逻辑是：以更高的信号速率弥补更少的信号引脚，从而在标准封装条件下维持HBM级带宽。

• 信号引脚方面，传统HBM4方案使用2048个信号引脚，SPHBM4将数据信号引脚压缩至512个（减少幅度约75%），通过4:1串行化（serialization）技术维持带宽。引脚数量的大幅削减降低了封装基板的布线密度要求，使通用标准封装成为可能。

• 信号速率方面，SPHBM4 DRAM每个通道接口均配备一条16位数据总线，以双倍数据速率（DDR）运行，其速度是相应HBM4通道（64位数据）的四倍。

• 互连间距方面，存储芯片与计算芯片之间的连接距离被调整至20毫米。这一改动旨在改善封装内部的散热条件，因为在密度较高的先进封装方案中，散热始终是制约性能持续输出的因素之一。

JEDEC指出，上述三项调整使SPHBM4能够在标准基板上实现HBM等级带宽。

成本与供给：标准落地的现实动因

HBM的价格压力主要来自先进封装环节。HBM4需将多层DRAM die通过硅通孔（TSV）堆叠后与逻辑die进行密集互连，对封装精度、热管理和良率的要求较高，封装成本在整体物料清单（BOM）中的占比较大。对于希望搭载HBM但难以承受旗舰级先进封装成本的中高端芯片，SPHBM4提供了一个替代选项。

在供给端，SPHBM4的推出也与业界对高性能存储短缺的担忧有关。此前包括HBF（High Bandwidth Flash）在内的多种技术方案被纳入讨论，试图从不同角度规避HBM的成本与封装限制。截至2026年6月，这些替代方案均未进入商业化阶段。相比之下，SPHBM4已经通过JEDEC正式认证。

与玻璃基板技术的潜在协同

SPHBM4降低了对先进封装基板的要求，引发业内对其与玻璃基板技术适配性的讨论。玻璃基板在热稳定性、平整度和精细布线能力方面优于传统有机基板，被认为是未来大尺寸封装的可能载体。

部分行业分析机构认为，如果玻璃基板在未来几年进入试产、并于2030年前后实现规模化商用，SPHBM4或成为在大型封装中以较低成本集成HBM级内存的标准之一。两者并非互为前提，但在技术特性上存在协同空间。

但目前，玻璃基板商业化进程存在不确定性，行业普遍预计2027年后逐步进入试产阶段，规模化商用时间可能延后至2030年以后。

产业链受益方向

SPHBM4标准的通过引发了市场对相关产业链的关注。

从传输速率角度，信号频率提升对封装基板材料和互连设计提出了更高要求，相关材料供应商和高速互连IP厂商受到关注。从封装路径角度，标准封装的通用性可能使更多OSAT（外包半导体封装测试）厂商具备参与HBM封装的资格。

此外，SPHBM4对玻璃基板的潜在拉动效应，也使玻璃基板供应商受到市场关注。

前瞻产业研究院等机构在相关评论中指出，SPHBM4的推出正逢AI基础设施投资加速、HBM产能缺口尚未弥合的窗口期，任何降低HBM部署门槛的技术变革都可能影响AI算力芯片的价值分配格局。

当然，值得注意的是，JEDEC标准在开发过程中及之后可能会发生变化，包括被JEDEC董事会否决。同时，SPHBM4的实际落地取决于存储企业是否推出相关产品，以及AI半导体生态企业是否采用。