台积电发布C-HBM4E路线图：性能翻倍，工作电压降至0.75V

近日，在荷兰阿姆斯特丹举行的台积电2025年OIP（开放创新平台）生态系统论坛欧洲场中，这家全球领先的晶圆代工厂首次公开披露了其对定制化高带宽内存（Custom HBM，简称C-HBM）的技术路线图。

据德媒Hardwareluxx编辑Andreas Schilling在社交平台分享的信息，台积电明确指出，定制HBM将在HBM4E时代正式落地，并将其命名为C-HBM4E。

在当前的HBM4阶段，台积电已提供两种基础裸片（Base Die）制程方案：面向主流市场的N12FFC+和针对高性能需求的N5工艺。然而，随着AI训练模型对内存带宽、功耗和芯片面积的要求日益严苛，传统分离式内存控制器架构逐渐显现出瓶颈。

为此，台积电在C-HBM4E中提出将内存控制器（Memory Controller, MC）直接集成到HBM基础裸片上的创新方案，而实现这一目标的核心正是其最新的N3P先进制程。

N3P是台积电3纳米工艺家族中的增强版本，相较前代N3E，在性能、功耗和良率方面均有显著优化。通过在N3P上构建C-HBM4E基础裸片，台积电宣称其能效可达到HBM3E基础裸片的约两倍。

同时，C-HBM4E的工作电压（Vdd）将降至仅0.75V，较HBM4进一步降低，这不仅有助于减少整体系统功耗，也为未来更大规模的AI集群部署提供了更优的热管理条件。

目前，SK海力士的HBM4基片由台积电代工生产，三星则选择自家晶圆厂制造其HBM4产品。而从HBM4E开始，美光也将加入台积电阵营，将其HBM基片交由台积电代工，双方正紧密合作推进C-HBM4E的联合开发。

C-HBM4E的推出，不仅仅是制程节点的升级，更是系统级架构思维的体现。通过将内存控制器下沉至HBM堆栈内部，不仅节省了GPU或AI加速器芯片宝贵的逻辑面积，还能缩短数据路径、降低延迟，并提升整体带宽利用率。

这一趋势表明，台积电凭借其在先进封装与制程技术上的双重优势，正逐步成为高端HBM生态系统的中心节点。

责编：Jimmy.zhang