先进封装技术是超越摩尔定律的重要赛道。目前对于集成电路的发展， 行业内主要有两个主流方向。一是延续摩尔定律，以提升单个芯片性能 为目标，在晶体管缩放技术上进行进一步探索，例如采用 FinFET、GAA 等工艺。二是超越摩尔定律，先进封装技术就为其中的一条重要赛道， 以提升系统性能为目标，将多个不同性能的芯片集成在一个系统内，通 过成本可控的系统级芯片系统来提升整体的性能和功能。

封装测试位于产业链的中下游，是整个集成电路产业链的重要一环。集成电路行业产业链大致可以分为芯片设计、晶圆制造、封装测试三大部 分。其中封装测试行业位于整个产业链的中下游，包含了封装和测试两 个环节。封装是指将芯片制造过程中，将芯片在基板上布局、固定与连 接，然后使用绝缘介质封装的过程。传统封装主要有四个作用：1）保护： 封装可以保护芯片免受损伤且便于运输。2）散热：保证了芯片的散热性 能，使其可以在更高温度环境下工作。3）电信号传递：通过封装实现芯 片与系统之间的信号传输以及电源供应。4）尺寸调整：封装可以将芯片 的细引线间距，调整到实装基板的尺寸间距。

全球先进封装向东亚转移，2025 年大陆市场规模将达千亿元

全球先进封装趋势经历了从欧美向东亚转移的过程。2009 年欧洲厂商 英飞凌、恩智浦推出 FOWLP（扇出型晶圆级封装），FOWLP 为早期的 先进封装形式，但至今仍在手机 5G、AI 等领域发挥作用。此后，随着 东亚地区如三星、台积电等厂商代工业务的崛起，东亚厂商纷纷进行先 进封装技术的研发，如台积电在 2016 年推出 INFO（集成扇出封装）工 艺，其中 InFO_PoP 主要用于移动平台，例如手机手表，InFO_L 应用 于部分苹果高端电脑处理器，例如 M1 Ultra，InFO_oS 专注于 HPC 客 户。2020 年以来，台积电和三星分别推出 SoIC 和 X-Cube 技术，将先 进封装向三维集成方向推进。

大陆封测市场 25 年将达 3500 亿人民币，先进封装增长迅速。近些年， 我国半导体产业在政策大力支持、技术水平持续进步的基础上，国产替 代开始加速，相对半导体设计与制造而言，封测行业技术壁垒较低，实 现了较高程度的国产化。根据 Frost & Sullivan 数据，中国大陆封测市场 规模由 2016 年的 1564.3 亿元增长至 2020 年的 2509.5 亿元，年均复 合增长率达 12.54%，预测 2025 年中国大陆封测市场规模将达到 3551.9 亿元。从封测业务收入结构上来看，中国大陆封测市场仍然以传统封装 业务为主，但随着新一代信息技术领域快速发展，新兴应用场景对半导 体产品的性能、功耗等要求提升，半导体产品纷纷从传统封装向先进封 装转变，先进封装市场需求将维持较高速的增长。数据显示，中国先进 封装行业市场规模由 2016 年的 187.7 亿元增长至 2020 年的 351.3 亿 元，年均复合增长率达 16.96%，预测 2025 年中国大陆先进封装市场规 模将达到 1136.6 亿元。


先进封装的四要素

先进封装的四要素是指：RDL，TSV，Bump，Wafer，任何一款封装，如果具备了四要素中的任意一个，都可以称之为先进封装。

在先进封装的四要素中，RDL起着XY平面电气延伸的作用，TSV起着Z轴电气延伸的作用，Bump起着界面互联和应力缓冲的作用，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体。。


1、Bump

Bump是一种金属凸点，从倒装焊FlipChip出现就开始普遍应用了，Bump的形状也有多种，最常见的为球状和柱状，也有块状等其他形状，下图所示为各种类型的Bump。

Bump起着界面之间的电气互联和应力缓冲的作用，从Bondwire工艺发展到FlipChip工艺的过程中，Bump起到了至关重要的作用。

随着工艺技术的发展，Bump的尺寸也变得越来越小， Bump尺寸从最初 Standard FlipChip的100um发展到现在最小的5um。

那么，会不会有一天，Bump小到不再需要了呢？

确实有这种可能，TSMC发布的SoIC技术中，最鲜明的特点是没有凸点（no-Bump）的键合结构，因此，该技术具有有更高的集成密度和更佳的运行性能。


4.RDL

RDL（ReDistribution Layer）重布线层，起着XY平面电气延伸和互联的作用。

在芯片设计和制造时，IO Pad一般分布在芯片的边沿或者四周，这对于Bond Wire工艺来说自然很方便，但对于Flip Chip来说就有些勉为其难了。

因此，RDL就派上用场了，在晶元表面沉积金属层和相应的介质层，并形成金属布线，对IO 端口进行重新布局，将其布局到新的，占位更为宽松的区域，并形成面阵列排布，如下图所示。

在先进封装的FIWLP (Fan-In Wafer Level Package) ，FOWLP (Fan-Out Wafer Level Package) 中，RDL是最为关键的技术，通过RDL将IO Pad进行扇入Fan-In或者扇出Fan-Out，形成不同类型的晶圆级封装。

在2.5D IC集成中，除了硅基板上的TSV，RDL同样不可或缺，通过RDL将网络互联并分布到不同的位置，从而将硅基板上方芯片的Bump和基板下方的Bump连接。

在3D IC集成中，对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RDL重布线层将上下层芯片的IO进行对准，从而完成电气互联。

随着工艺技术的发展，通过RDL形成的金属布线的线宽和线间距也会越来越小，从而提供更高的互联密度。


5. Wafer

Wafer晶圆在当今半导体行业具有广泛的用途，既可以作为芯片制造的基底，也可以在Wafer上制作硅基板实现2.5D集成，同时可用于WLP晶圆级封装，作为WLP的承载晶圆。

Wafer最初仅用在芯片制造上，作为集成电路生产的载体，在Wafer上进行光刻、刻蚀、气相沉积、离子注入、研磨等工序，反复操作，精密控制，最终制造出集成电路芯片。

随着先进封装技术的快速发展，Wafer的用途也变得越来越广泛。

传统封装是先进行裸芯片的切割分片，然后进行封装，而晶圆级封装WLP是在Wafer基础上先封装，然后切割分片。这就提高了封装效率，节省了成本，从而得到了广泛的应用。

随着技术的发展，Bump和RDL会变得越来越细小，Bump甚至最终会消失，而Wafer则会变得越来越大，从早先的6英寸到8英寸到现在普遍应用的12英寸以及将来要广泛应用的18英寸，都体现了这样的特点，如下图所示。

晶圆尺寸越大，同一圆片上可生产的IC就越多，可降低成本，提高效率，但对材料技术和生产技术的要求也会更高。

从FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基础上进行的。


6.TSV

TSV（Through Silicon Via ）硅通孔，其主要功能是Z轴电气延伸和互联的作用。

TSV按照集成类型的不同分为2.5D TSV和3D TSV，2.5D TSV是指的位于硅转接板Inteposer上的TSV，3D TSV 是指贯穿芯片体之中，连接上下层芯片的TSV，如下图所示。

TSV的制作可以集成到生产工艺的不同阶段，通常放在晶元制造阶段的叫 Via-first，放在封装阶段的叫Via-last。

将TSV在晶圆制造过程中完成，此类硅通孔被称作Via-first。Via-first TSV又可分为两种阶段，一种是在Foundry厂前端金属互连之前进行，实现core-to-core的连接。该方案目前在微处理器等高性能器件领域研究较多，主要作为SoC的替代方案。另外一种是在CMOS完成之后再进行TSV的制作，然后完成器件制造和后端的封装。

将TSV放在封装生产阶段，通常被称作Via-last，该方案可以不改变现有集成电路流程和设计。目前，业界已开始在高端的Flash和DRAM领域采用Via-last技术,即在芯片的周边进行硅通孔TSV制作，然后进行芯片或晶圆的层叠。

TSV的尺寸范围比较大，大的TSV直径可以超过100um，小的TSV直径小于1um。

随着工艺水平的提升，TSV可以做的越来越小，密度也越来越大，目前最先进的TSV工艺，可以在芝麻粒大小的1平方毫米硅片上制作高达10万~100万个TSV。和Bump以及RDL类似，TSV的尺寸也会随着工艺的提高变得越来越小，从而支撑更高密度的互联。


现有先进封装技术

封装技术的定义为，在半导体开发的最后阶段，将一小块材料（硅晶芯片，逻辑和存储器）包裹在支撑外壳中，以防止物理损坏和腐蚀，并允许芯片连接到电路板的工艺技术。

典型的封装配置包括1980年代的无引线芯片载体和引脚栅格阵列、2000年代的系统级封装和PoP封装（package-on-package），以及最近的2.5D及3D集成电路技术，例如晶圆级封装、倒装芯片封装和硅通孔技术。


1、晶圆级封装WLP

所谓晶圆级封装（WLP），就是在封装过程中大部分工艺过程都是对晶圆（大圆片）进行操作，对晶圆级封装（WLP）的需求不仅受到更小封装尺寸和高度的要求，还必须满足简化供应链和降低总体成本，并提高整体性能的要求。晶圆级封装提供了倒装芯片这一具有极大优势的技术，倒装芯片中芯片面朝下对着印刷电路板（PCB），可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，降低成本是晶圆级封装的另一个推动力量。器件采用批量封装，整个晶圆能够实现一次全部封装。在给定晶片上封装器件的成本不会是用掩模工艺进行的加成和减法的步骤。

总体来说，WLP技术有两种类型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。传统扇入WLP在晶圆未切割时就已经形成在裸片上，最终的封装器件的二维平面尺寸与芯片本身尺寸相同。器件完全封装后可以实现器件的单一化分离（singulation）。因此，扇入式WLP是一种独特的封装形式，并具有真正裸片尺寸的显著特点。具有扇入设计的WLP通常用于低输入/输出（I/O）数量（一般小于400）和较小裸片尺寸的工艺当中。另一方面，随着封装技术的发展，逐渐出现了扇出式WLP。扇出WLP初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础，通过批量处理、构建和金属化结构，如传统的扇入式WLP后端处理，以形成最终封装。

扇出式WLP可根据工艺过程分为芯片先上（DieFirst）和芯片后上（DieLast）,芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高成品率，但工艺相对复杂。eWLB就是典型的芯片先上的Fanout工艺，长电科技星科金朋的Fan-out,安靠（Amkor）的葡萄牙工厂均采用的芯片先上的工艺。TSMC的INFO也是芯片先上的Fan-out产品。安靠和ASE也都有自己成熟的芯片后上的Fan-out工艺。

在电子设备的发展历史中，WLP封装技术的推广产生了很多全新的产品。例如得益于WLP的使用，摩托罗拉能够推出其RAZR手机，该手机也是其推出时最薄的手机。最新型号的iPhone采用了超过50颗WLP，智能手机是WLP发展的最大推动力。

随着金线价格的上涨，一些公司也正在考虑采用WLP作为低成本替代方案，而不是采用引线键合封装，尤其是针对更高引脚数的器件。最近几年中，WLP也已经被广泛用于图像传感器的应用中。目前，硅通孔（TSV）技术已被纳入用于封装图像传感器的WLP解决方案。其他更新的封装技术也在逐渐发展，并与现有的WLP技术进行整合，例如三维（3D）集成技术。


2、2.5D与3D集成

现有的2D集成电路倒装芯片和晶圆级封装技术在过去五年中已经显示出了稳健的增长，并且在许多主流应用中得到了广泛使用，主要是高端智能手机和平板设备，这些设备必须满足尺寸和电源管理的严格要求。

倒装芯片封装技术主要包括在制造的晶圆的顶侧上施加焊接凸点（bump），然后集成电路可以翻转并与外部电路上的焊点对齐达到连接。这种封装形式占有的空间更少，并且提供了更高的输入/输出速率，因为芯片的整个表面区域都可以用于互联，而不像传统的引线键合方法中只有外部边缘才用来连接。

在晶圆级封装中，集成电路还在硅工艺阶段就已经实现了封装，这意味着封装尺寸与芯片尺寸相同并且制造工艺流线化，这是因为导电层和焊料凸点在切片之前就已经形成了。

新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用内插器（interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且内插器层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30％或40％，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40％或者更多的功率。

2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。

3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统包装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。举例来说，德州仪器（TI）的3D裸片封装与离散和平面封装（MCM）之间的体积和重量相比，可以减少5～6倍的体积，并且在分立封装技术上可以减少10～20倍。此外，与MCM技术相比，重量减少2～13倍，与分立元件相比，重量减少3～19倍。

此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。在采用MCM的情况下，芯片占用面积减少20％～90％，这主要是因为裸片的使用。

三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他2D封装技术相比，3D技术的硅效率超过了100％。

而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在3D技术中，电子元件相互靠得很近，所以延迟会更少。

相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。

此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。


最后

先进封装，特别是高端性能封装将依赖于克服将多个裸片放置在同一封装中、提高裸片之间的间距、互连密度和带宽方面的挑战。因此，该行业正在寻求异质集成和混合键合，同时也在研究具有成本效益和改进性能的新材料以及 CPO 等新技术，以将先进封装提升到一个新的水平，以满足下一代的性能需求。